近日，華為公司董事、半導體業務部總裁何庭波署名的論文《多層電子系統的時間縮放理論》正式提交至中國科學院科技論文預發布平臺(ChinaXiv)，系統闡述了"韜(τ)定律"，并披露了華為麒麟、昇騰系列芯片的部分路線圖規劃。

　　論文首次明確了麒麟系列芯片未來四年的研發規劃——麒麟2026、2027、2028、2029。其中，將于今年秋季發布的麒麟2026是首款“韜定律芯片”，主頻3.1GHz，也是邏輯折疊技術架構首次落地實施，后續所有芯片均采用這一架構體系。

　　至于麒麟芯片的后續命名，2026-2029大概率只是代號。預計麒麟2026依然會采用麒麟9050 Pro的命名。

　　芯片狀態一欄，今年秋季要發布的麒麟2026 芯片，以及明年的麒麟2027芯片被標記為標記為Silicon(硅后)狀態(完整表述為Post-silicon，表格中因與Pre-silicon對應做了簡寫)，指芯片已經完成流片(Tape-out)，從晶圓廠獲得了實際的硅片樣品，進入芯片級測試、調試和良率提升的階段。

　　而麒麟2028、2029芯片還處于 Pre-silicon(硅前)狀態，指芯片尚未提交流片，完全處于設計、仿真和驗證的軟件階段。所有工作都在計算機上完成，沒有生產出任何實際的硅片。意味著架構設計已經確定，但還在進行細節優化和仿真驗證，距離流片還有一段時間。

　　在未來十年中，華為邏輯折疊預計將從局部關鍵路徑折疊發展到全規模、多層折疊，每個封裝三層、四層甚至更多層。

　　從2026年到2035年，晶體管密度預計將達到400MTr/平方毫米甚至更高。

　　同時，邏輯折疊使麒麟芯片能夠顯著提升CPU核心頻率，并為達到4GHz及以上鋪平道路。該路線圖是可行的，并且在成本方面，經濟上也是可行的。

　　5月25日，華為公司董事、半導體業務部總裁何庭波發表題為《半導體新路徑探索與實踐》的主旨演講，從演講現場展示的官方PPT來看，麒麟2026芯片的晶體管密度大幅提升了53.5%，達到了的238MTr/平方毫米這意味著每平方毫米的芯片面積上，可以集成2.38億個晶體管，理論上與Intel 18A工藝持平，接近初代臺積電3nm。

　　與此同時，芯片的P核能效提升了41%，最高頻率也提升了12.7%，實現了性能與能效的雙重飛躍。

　　值得一提的是，日前在深圳舉行的“2026鳳凰灣區財經論壇 · 金融峰會”上，華為金融系統部CTO鄭俊在主旨演講中表示，華為依托韜(τ)定律，在產業鏈協同與國家自主技術支持下，完整打通芯片制造從上游硅元設計到封裝測試的全工藝、全供應鏈環節。基于韜(τ)定律研發的芯片已應用于華為Mate 90機型，已經實現等效3nm 的水平。